一、Optimization of Power Dissipation in Pipelined Analog-to-Digital Converter（论文文献综述）
仲卓群[1]（2021）在《一种基于动态级间放大器的Pipelined-SAR ADC的设计》文中进行了进一步梳理模数转换器（Analog-to-digital converters,ADCs）在物联网和信号处理等方面具有至关重要的作用。随着人们对科学技术提出了更高的要求,应用环境对ADC的采样率、分辨率和功耗等方面提出了更高的要求。受惠于流水线型模数转换器和逐次逼近型模数转换器的量化特点,流水线-逐次逼近型（Pipelined-Successive Approximation Register,P-SAR）模数转换器受到了更多的关注。受限于SAR ADC的工作特点,Pipelined SAR ADC难以达到很高的采样率。本文分析了几种结构的SARADC的工作特点,选取了速度、面积和精度综合性能最好的双比较器结构的SARADC做子ADC。本文首先分析了几种级间放大器结构,决定采用动态放大器作为级间放大器。其次,详细分析了传统的动态放大器存在的非线性误差,并提出了改进型的结构,有效解决了非线性误差的来源,提供了较好的信噪失真性能。同样为满足ADC的精度要求,本设计采用高线性度栅压自举开关进行采样,并采用两级动态比较器有效减小比较器的噪声功率、提升SARADC的量化速度。为有效利用量化时间,本文采用全异步时序控制,以满足Pipelined SARADC的采样率的要求。最后,本文在40nm CMOS工艺下,设计了一款14bit Pipelined SARADC,电源电压为1.1V。该Pipelined SAR ADC采用三级异步时序控制,分别由两级动态放大器提供残差放大的功能。仿真结果显示,在采样频率为250MHz,输入频率为奈奎斯特频率、输入信号范围为±1V的情况下,所有工艺角均能达到11bit以上,在tt下,ENOB=11.51bit,SNDR=71.02dB。仿真结果验证了本文提出的改进型动态放大器可以有效提升ADC线性度。
韩东阳[2]（2020）在《12位高速流水线ADC关键电路设计》文中研究指明随着数字技术的迅猛成长,高速、高精度模数转换器（ADC）在各个领域中的应用更为广泛。流水线模数转换器（Pipeline ADC）作为高速、高精度ADC架构之一,在速度、精度与功耗三个方面具有相对好的折衷关系,在现代无线通信领域中获得了更为广泛的应用。因此,研究高速、高精度的Pipeline ADC设计对于通信领域发展具有重要意义。Pipeline ADC的核心关键模块为前端的采样保持电路（S/H电路）,增益数模单元（MDAC电路）与子ADC电路。这些电路性能直接影响Pipeline ADC的整体性能,因此本文着重研究上述核心电路的关键设计技术并进行仿真验证。基于SMIC 0.18μm 1.8V CMOS工艺设计了适用于12bit 250MS/s流水线ADC的S/H电路、作为ADC电路第一流水级3.5位MDAC电路和子ADC电路。仿真结果表明,在输入频率12.7MHz正弦信号条件下对电路进行仿真,前端S/H电路的有效位数（ENOB）为12.5位,信号噪声失真（SNAD）为77.3d B,无杂散动态范围（SFDR）为78d B。其次,对动态比较器进行设计并仿真,其失调电压为1.95m V。并仿真自举开关频谱SFDR为109.9d B。此外,本文也设计了为MDAC放大阶段提供残差电压的两阶基准电压源电路,温度系数为3.991ppm/°C（温度范围-40°C到100°C）。最后,对S/H电路和首级流水级级联电路进行整体仿真,即对首级流水级输出信号进行加权,得出的波形做快速傅立叶变换（FFT）分析,ENOB为11.48位,SNAD为70.89d B,SFDR为71.9d B,整体满足设计要求。
张海潮[3]（2020）在《高速硅微条探测器中高性能流水线模数转换器设计与实现》文中研究指明半导体技术的不断革新促进了半导体探测器的迅速发展,其中,硅微条探测器以其优异的位置分辨率（1.4μm）成为重点研究对象,并被广泛应用于医学、工业和高能物理实验室等。硅微条探测器的数据读出电路主要有前端模拟信号探测模块、模拟到数字的转换单元以及数字信号处理模块。模数转换器是数据读出电路中非常重要的模块,其作用是把模拟信号量化为数字信号。模数转换器的性能对探测器的精度起着关键性作用。本课题是以帧频为1MHz、1×128阵列的硅微条探测器为背景,读出电路采用64列共用一个转换器方案。研究并设计了一种应用于硅微条探测器数据读出电路中的流水线模数转换器,满足系统高速、高精度和低功耗的要求。本文首先对流水线模数转换器的原理进行阐述,并详细分析了流水线架构中的几种典型误差。在此基础上,设计了一种12位80Msps的流水线模数转换器。前端采样保持电路采用电容翻转型结构以减小功耗和噪声,并采用一种改进型栅压自举开关来提高采样精度。中间转换级采用运放共享技术来减少运放的使用个数以降低整体功耗。设计了一种全差分双输入运放共享倍乘数模转换器,该结构使运放的两对输入对管交替连接至共模电平进行复位,而不需要额外时钟就能使级间记忆效应得到消除。而且该结构在两级间不存在由开关寄生电容形成的寄生通道,因此也很好的解决了级间串扰的问题。为了进一步的减小功耗,第一子转换级到第四子转换级中的采样电容容值的缩减比例为0.6,此后不再减小。另外,当后级完成信号的采样,而前级还处于保持相位时,后转换级中的比较器完成比较的操作,通过这种方法可以使比较器的回踢噪声不会对信号的传递产生影响。本文设计采用0.13μm CMOS工艺,使用Cadence Spectre软件对流水线模数转换器进行电路设计与前仿真和版图设计与后仿真验证。本文所设计流水线模数转换器的内核版图面积为2.56mm×0.54mm。对版图提取寄生参数后,在采样频率为80Msps,输入正弦波信号的频率为1.035156Msps的环境下,进行后仿真。后仿真结果显示,本文所设计的流水线模数转换器的信噪比SNR为66.3d B,信号噪声失真比SNDR为65.9d B,无杂散动态范围SFDR为78.7d B,总谐波失真THD为-76.1d B,有效位数ENOB为10.65位,功耗为290mW。
罗京[4]（2020）在《基于新型2.5-bit/cycle转换技术的模数转换器芯片设计》文中研究说明随着CMOS工艺技术的不断发展,高性能模数转换器在无线体域网、物联网、图像传感和无线通信等领域得到了越来越广泛的应用。逐次逼近型模数转换器（Successive Approximation Analog-to-Digital Converter,SAR ADC）具有低功耗、设计简单等优点,但因其串行转换的特点,所以转换速率较慢,因此适用于中低速度中等精度方面的应用。流水线型模数转换器（Pipeline ADC）因其能同时实现高精度和高速度的特点,被广泛应用于高速高精度方面的应用,但是其功耗较高。为了提高SAR ADC的转换速率,本文提出了一种新型2.5-bit/cycle的转换技术。将该技术与SAR ADC相结合,设计了一款适用于高速低精度应用的7-bit分辨率、50MS/s采样率的SAR ADC。还将该技术与Pipeline-SAR ADC相结合,设计了一款适用于高速高精度应用的14-bit分辨率、40MS/s采样率的Pipeline-SAR ADC。另外,本文实现了一种用于提高Pipeline-SAR ADC线性度的蝶形随机化算法。在XFAB 0.18-μm CMOS工艺下实现的SAR ADC,核心部分面积为600μm×260μm,在1.8V供电和50MS/s采样率下,后仿结果表明该款ADC的有效位数为6.63bits,无杂散动态范围为58.3d B,功耗为1.62m W,品质因数为327f J/conv-step。在XFAB 0.35-μm CMOS工艺下实现的Pipeline-SAR ADC,在3V供电和40MS/s采样率下,前仿结果表明该款ADC的有效位数为13.8bits,无杂散动态范围为96.4d B,功耗为110m W,品质因数为0.19p J/conv-step。
张仁梓[5]（2020）在《一种应用于DSP的混合结构模数转换器设计》文中指出随着半导体工艺的快速发展,芯片的数字化程度、集成度在不断提高,功耗在持续降低。为了满足大规模嵌入式集成系统的需求,如何减小面积、降低功耗、提升精度是当今模数转换器（ADC）研究设计的热点。本文首先对所面向的数字信号处理器（DSP）应用进行系统分析,确定ADC设计指标;随后根据DSP的低功耗要求,对流水线ADC的功耗来源和低功耗技术进行研究分析,最终确定采用“4+6+4”的三级流水结构进行12位ADC设计。结合无采样保持运放前端结构和级间运放共享技术,将ADC系统使用的运放个数降为一个,从而达到低功耗设计目的;同时,中间级采用Subranging SAR（Pipeline+SAR）结构,降低三级流水结构比较器的使用个数。针对无采样保持运放前端结构带来的输入范围降低和孔径误差问题,首先对传统开关电容比较器进行改进,提升输入范围达到DSP系统要求的0-3.3V满电源电压量化范围;其次改善信号路径的匹配性降低孔径误差在可校准范围内。基于GSMC 0.13μm 1P6M工艺,在Cadence平台下,完成了电路的设计仿真及版图实现,最终对芯片完成测试工作。ADC占据的芯片面积为1.1×1.3mm2。测试结果表明:3.3V电压下,采样速率为4.615MHz、输入信号频率为36.0546875KHz时,信噪失真比（SNDR）为65.97d B,无杂散动态范围（SFDR）为76.2d B,功耗为43m W,较好地满足了设计要求。
李成泽[6]（2020）在《流水线SAR ADC数字校正算法的研究与设计》文中提出随着高带宽、低延迟的无线通信网络的发展,为了支持移动智能终端实现上Gbps的无线通信速率,以及长时间的续航能力,模数转换器（ADC）作为无线通信系统中的重要组成部分,需要能够满足高采样率、高精度以及低功耗的性能指标要求。而传统架构的ADC难以同时达到这样性能要求。而混合架构的ADC具有多种ADC的优点,近年来,混合架构的ADC的研究成为了热门课题之一。流水线逐次逼近型模数转换器（Pipelined SAR ADC）结合了SAR ADC和Pipeline ADC的优势,能满足高速度、高精度以及低功耗的性能要求。但是也具有两种结构的ADC的失调失配等非理想因素,严重的限制了其性能。所以本文就Pipelined SAR ADC中存在的失调失配的校正进行了分析与研究。本文首先对Pipelined SAR模数转换器中存在的电容失配、比较器失调、残差放大器的增益误差和增益非线性进行建模分析。就目前关于这些失调失配的校正技术进行分析与回顾。为了校正DAC电容失配和级间残差放大器的增益误差,提出了一种数字前台校正技术,该校正技术利用低位和高位的电容权重的等效关系来求解出实际电容权重,同时基于第一级和第二级之间的等效关系利用电容权重来等效残差放大器的实际增益,从而实现校正。基于40nm CMOS工艺搭建了应用该校正技术的14位62.5MSPS采样率Pipelined SAR ADC,数模混合电路仿真结果表明,存在失调失配下,ADC在校正后的SFDR由46.03dBc提升到87.30dBc,SNDR由40.46dBc上升到76.78dBc,ENOB由6.43bits提高到了12.46bits。为了支持该校正技术,不需要增加复杂的模拟电路,并且基于数字校正逻辑,提出了一种在面积,速度和功耗上优化的权重计算逻辑电路。该电路通过融合校正模式和正常数据转换模式的计算逻辑,实现资源的复用;采用加法二叉树的结构,缩减了关键路径延迟;并且采用了多种门控技术和多阈值的低功耗优化技术。在1.1V电压,125MHz时钟频率下,数字电路的功耗仅为0.154mW。数字电路的规模大小仅6162门。在速度、面积、功耗和校正效果上充分验证了该校正技术的可行性。
郑浩[7]（2020）在《14bits 100MS/s流水线型模数转换器的研究与实现》文中研究说明随着5G通信、物联网、消费类电子,高性能雷达的飞速发展,各类电子产品对模数转换器（Analog-to-digital converter,ADC）的性能要求越来越高,要求ADC具有高转换速率、高输出精度的特性。流水线型模数转换器具有结构简单可重构、转换速率高、输出精度高等特性,研究Pipelined ADC（P-ADC）对高速高精度的模数转换器应用领域具有非常重要的意义。本文在简述P-ADC的工作原理和分析系统参数的基础上,以其系统模型的仿真为指导,应用gm/id的设计理念,分别对P-ADC的核心模块采样保持电路、比较器进行了设计验证。在此基础上,研究了后台数字校正算法来校正ADC的谐波失调、提高ADC的输出精度,并完成了14bits 100MS/s Pipelined ADC的设计和验证。本文对单核P-ADC的设计进行了深入的研究,对P-ADC的系统模型和提高ADC输出精度的关键技术进行了探讨。本文研究的主要工作和创新点如下:本文首先分析了P-ADC的工作原理,简述了传统的P-ADC的系统结构。将传统的P-ADC划分为不同功能基本模块,对一些重要的基本模块进行了核心电路的分析。在此基础上,提出了P-ADC中一些重要的系统结构设计方案以及具体的电路设计参数,并进行了论述。其次,本文对P-ADC进行了细致地系统建模仿真,在此基础上对整个ADC进行了完整的性能分析,应用性能分析结果在后续的电路设计中,指导了ADC的设计。在本文中,提出了一种新型采样保持电路的建模方法,改进并优化了OTA二阶信号响应模型,来吻合采样保持电路实际的信号响应特性。在后续的章节中,以建模仿真的结果为指导,对采样保持电路进行了设计并验证。此外,还针对ADC系统中的主要干扰进行了建模,并对他们的影响做了细致地分析。通过完整的ADC系统性能分析和仿真,系统建模仿真对ADC的系统设计参数分解和电路结构设计提供了良好的指导和支持。再次,本文对P-ADC的采样保持电路进行了设计并验证。根据P-ADC系统建模仿真的结果,提炼出采样保持电路的重要设计参数,应用先进的跨导/电流（gm/id）设计思想,提出了全新的模型设计方案。gm/id设计思想是基于EKV模型提出的,本文中提出了一种基于电路结构建模的gm/id设计方案,完整地完成了ADC中OTA的自动化设计。整体采样保持电路基于TSMC 0.18?m CMOS工艺设计实现,测试结果表明,设计方案有效可靠。另外,本文对P-ADC的比较器模块进行了设计并验证。本文提出了一种新型的优化高速高精度比较器的方法,通过对比较器的信号响应过程的进行建模,应用数学方法,选取了最优的设计参数。比较器电路基于TSMC 0.18?m CMOS工艺设计实现,并流片验证,测试结果表明在工作时钟为500MHz时,比较的响应时间小于400ps,输入失调电压为4m V。最后,针对P-ADC中的系统误差导致的非线性问题,本文研究了针对增益误差的后台校正技术,实现了一种谐波失真后台数字校正算法（Harmonic Distortion Calibration,HDC）。对于高速高精度ADC来说,由电容失配引起的谐波失真对ADC的系统性能影响巨大,因此需要对ADC系统进行校正。校正技术主要分为前台校正和后台校正。HDC后台数字校正技术则具有不影响系统工作的特点。该技术通过向ADC中注入随机序列,系统对随机序列进行处理,应用随机信号的统计特性,将误差造成的高次谐波参数估计出来,并予以消除,达到对系统失调误差的校正。HDC后台数字校正算法具有很强的实时性,当环境参数与电路参数改变时,可以实时的调整校正参数,具有很高的实用性。并且,后台数字校正完全由数字电路实现,是现在校正算法的主要研究方向。在完成了ADC系统建模的基础上,本文完成了重要的ADC电路模块,采样保持电路模块和高速高精度比较器电路模块的设计与验证,研究了ADC电路的后台数字校正算法。最终,实现了完整的14bit100MS/s Pipelined ADC的芯片设计,整体芯片基于TSMC 0.18?m CMOS工艺实现,后仿真结果在100MHz工作时钟下,10MHz输入正弦信号,输出的有效位数为13.7bits。最终芯片完成测试验证,芯片功率为214m W,电源电压1.8V,10MHz输入时,ADC的SNDR为69.896 d B,有效位数为11.3bits。
罗建[8]（2019）在《Pipelined SAR模数转换关键技术研究》文中研究表明随着半导体技术的发展,大多数整机系统对作为模拟数字桥梁的模数转换器（ADC）的要求越来越高,传统型ADC已经难以胜任。为适应这些系统日益增长的需求,对高性能混合型ADC的研究势在必行。流水线逐次逼近型ADC（Pipelined SAR ADC或Pi-SAR ADC）作为典型的混合型ADC,结合了Pipeline ADC和SAR ADC两种架构的特点,兼具速度、精度及功耗上的优势,是近几年高性能ADC的热门研究方向之一。本文以Pi-SAR ADC关键技术为研究课题,基于SAR ADC和Pipeline ADC的理论基础及现有Pi-SAR ADC技术基础,对Pi-SAR ADC的架构优化技术、高线性度采样保持电路技术、低功耗残差放大技术、失配校正技术及基于Pi-SAR ADC的时间交织技术等进行了深入研究,并在一款16位125 MSPS采样率的两通道时间交织Pi-SAR ADC中对提出的关键技术进行了物理验证,在1.2 V电源电压下以约8 mW的功耗实现了82.73 dBc的无杂散动态范围（Spurious-Free Dynamic Range,SFDR）,72.44 dBc的信噪失真比（Signal-to-Noise-and-Distortion Ratio,SNDR）,有效位（Effective Number of Bits,ENOB）为11.74 bits,优值（Figure-of-Merit,FOM）为18.9 fJ/conv.-step。本文主要的研究工作如下:（1）提出了一种动态电容失配校正技术和一种基于输出特性曲线二阶导数的增益失配校正技术。前者利用MOS管栅极寄生电容校正高速SAR ADC中比较器输入对管非线性寄生电容引起的动态电容失配,以两个MOS器件的代价提高了线性度及信噪比（Signal-to-Noise Ratio,SNR）。后者通过求ADC输出特性曲线在残差转移曲线级间转折点附近的二阶导数,并据此进行级间增益校正。该技术用在分裂式（Split）Pipeline ADC中进行增益校正时,仅需1.5×104个校正周期。（2）提出了一种基于寄生电容补偿的高速高线性度采样保持电路技术。该技术通过在采样开关边上并联一个相同尺寸相反类型的MOS管,以该MOS管的源漏寄生电容以及源衬/漏衬寄生二极管电容补偿采样开关非线性寄生电容及输入信号馈通,提高了线性度;采用带衬底电压切换技术的上极板栅压自举π型CMOS共模开关技术,减小了上极板共模开关非线性电阻对线性度的影响。相比于传统栅压自举采样保持电路,线性度提高了11 dBc。此外,为提高SAR ADC速度,提出了一种基于数据触发逻辑的高速准静态锁存器电路。相比于传统SAR逻辑单元电路,采用该技术后速度提升了60%的同时功耗减小了约50%。（3）提出了两种比较器延时信息辅助SAR ADC量化的技术:电压域与时域结合的2b/cycle高速量化技术以及延时信息辅助局部过采样技术。两种技术都基于SAR ADC中比较器延时随输入幅度线性增大而单调下降的理论基础。前者与传统2b/cycle技术相比,比较器数量更少且参考延时由可控延时链产生;相比于传统1b/cycle量化,可在低压下实现相同量化速度,两种情况下均有利于降低功耗。后者与传统局部过采样技术相比不需要额外过采样周期,可在保证相同采样率的前提下实现降低噪声提高SNR的目的。（4）提出了一种基于电荷采样的低功耗高稳定性动态开环残差放大技术。该技术基于电荷采样原理,可实现低噪声;采用全异步时序,简化时钟脉冲信号产生电路,提高了速度及稳定性同时减小电路噪声;采用全新采样时序避免了电流源开关的电荷注入以及时钟馈通;最后提出的增益PVT（Process,Voltage and Tempreature）稳定技术解决了积分器类开环动态残差放大器（Residual Amplifier,RA）增益随PVT变化的问题。在PVT变化时,相比于不采用该增益稳定技术,增益变化量分别减小81.13%、94.51%及98.32%。
吴唐政[9]（2019）在《100Msps高速流水线ADC的研究与设计》文中认为流水线模数转换器在无线通讯、音频视频和医疗成像等领域具有广泛应用。为适应电子信息产业的快速发展,模数转换器的性能要求也相应的提高。因此,本文的研究目的是设计100M采样速率的高速流水线模数转换器。本文首先简要介绍了模数转换器的主要架构以及基本性能指标。其次从系统的角度,讨论了目前的一些低功耗技术并确定了14位100Msps流水线模数转换器的基本结构,分析了各种误差因素并进行了指标计算,其中包括每级采样电容的大小以及运放的增益和带宽的计算,并利用搭建的Simulink模型进行了仿真与验证。然后从电路设计的角度,详细描述了关键模块电路的设计:前端电路将采样保持电路与第一级乘法数模转换器运放共享;设计了跨导可变的双输入开关运放结构,以满足前端电路对运放的要求,并消除记忆效应和级间串扰;采用了一种双通道的栅压自举开关,以降低衬底调制效应对开关线性度的影响,与传统栅压自举开关相比,信噪失真比和无杂散动态范围分别提高了5.2dB和6.3dB;通过时序控制抑制了比较器的回踢噪声对信号传递的影响;后级采用1.5位乘法数模转换器运放共享,进一步减少运放个数。仿真结果表明,当采样速率为100Ms/s,输入信号频率为46MHz时,ADC的信噪比为83.4dB,信噪失真比为82.3dB,无杂散动态范围为90.6dB,总谐波失真为-88.6dB,有效位数达到13.37位,与不采用跨导可变运放相比,提高了0.36位;微分非线性和积分非线性分别在±0.5LSB和±1LSB以内,ADC整体功耗为116mW;采用SMIC 0.18μm 1P4M工艺进行了版图设计,ADC核心面积为1.4mm2;后仿真结果表明,在1.8V电源电压下,当采样速率为100Ms/s,输入信号频率为46MHz时,ADC的信噪比为82.6dB,信噪失真比为78.7dB,无杂散动态范围为84.1dB,总谐波失真为-81.0dB,有效位数达到12.78位。最后,为降低100Msps高速流水线ADC中运放的设计难度,研究了一种基于统计的数字后台校准方法,以消除运放所产生的一阶误差和三阶误差,利用Simulink工具,将该算法应用到了12位100Msps的高速流水线ADC模型上,校准后无杂散动态范围由59.8dB提高到93.9dB,信噪失真比由50.1dB提高到73.1dB,有效位数由8.0位提高到11.9位。在此基础上,采用一种变步长的最小均方根收敛方法对校准算法的收敛速度进行优化,有效位数收敛所需的采样点数由1.8×107个减少到1×107个。
周瑞[10]（2019）在《基于0.18μmCMOS的8位高速流水线ADC的研究与设计》文中研究表明数字信息时代的脚步越来越近了,基于数字信号的数字化系统已经融入人们生活的方方面面。模拟数字转换器（ADC）的作用就是将模拟信号转换成数字信号,以满足数字处理的需要,所以其速度与精度的要求在现代通信中变得越来越重要。而流水线型ADC由于能够同时满足高精度与高速度的要求,成为了当前人们的研究热点之一。因此,本文基于TSMC0.18μmCMOS工艺,设计了一款采样速率为60MHz的8位流水线ADC。由于1.5位每级需要更多的级数才能实现8位的精度,这样也带来更为严重的失配和更大的功耗,所以本文采用了每级2.5位的结构。非理想运放的增益有限,建立不完全,这些都容易引起误差,为了减小这些误差,本文设计了一款高性能、增益自举折叠运算放大器,并将其用到了采样保持电路MDAC电路中,仿真结果显示,满足要求。为了克服比较器失调带来的误差,本文采用了延迟对准与数字校正技术,有效地提高了ADC的精度。为了改善电路的线性度,本文引入了线性度较好的栅压自举开关。在对主要模块电路进行分析后发现,存在很多非理想因素的影响,通过理论分析,提出了针对性的解决方案。这些都使得ADC的整体性能有了较大的提高。本论文的研究创新包括:（1）设计了一种高性能增益自举折叠式运算放大器,提高了运放的增益,保证了运放的带宽,大幅度减小了由非理想运放增益有限,建立不完全引起的误差。（2）提出了一种新型的电压可调式带隙基准源电路,通过调整不同支路电阻的比值,可产生不同值得基准电压。（3）设计了一款栅压自举开关电路,具有更好的线性度,改善了电路的线性度。
二、Optimization of Power Dissipation in Pipelined Analog-to-Digital Converter（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、Optimization of Power Dissipation in Pipelined Analog-to-Digital Converter（论文提纲范文）
（1）一种基于动态级间放大器的Pipelined-SAR ADC的设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 国内外研究现状 |
| 1.3 论文的内容与结构 |
| 第二章 ADC基础 |
| 2.1 ADC简介 |
| 2.2 ADC性能指标 |
| 2.2.1 ADC静态参数 |
| 2.2.2 ADC动态参数 |
| 2.3 ADC的分类 |
| 2.3.1 快闪型ADC |
| 2.3.2 两步式ADC |
| 2.3.3 流水线ADC |
| 2.3.4 逐次逼近ADC |
| 2.3.5 流水线-逐次逼近型模数转换器 |
| 2.4 本章小结 |
| 第三章 Pipelined-SAR ADC的结构设计 |
| 3.1 14bit Pipelined SAR ADC的整体架构设计 |
| 3.1.1 流水线级架构确定 |
| 3.1.2 Sub-SAR ADC的结构 |
| 3.1.3 时序 |
| 3.2 Pipelined SAR ADC非理想因素 |
| 3.2.1 采样电容以及采样开关 |
| 3.2.2 采样开关非理想因素 |
| 3.2.3 上极板采样和下极板采样 |
| 3.2.4 比较器与放大器失调 |
| 3.2.5 噪声 |
| 3.2.6 动态放大器的非线性 |
| 3.3 总结 |
| 第四章 基于动态运放的Pipelined SAR ADC的设计 |
| 4.1 栅压自举开关 |
| 4.2 比较器 |
| 4.3 双比较器SAR ADC的时序控制 |
| 4.3.1 比较器时钟产生电路 |
| 4.3.2 时序控制逻辑电路 |
| 4.4 残差放大器的设计 |
| 4.4.1 新型高线性度动态放大器 |
| 4.4.2 共模反馈电路 |
| 4.5 基于比较器亚稳态的数字校准技术 |
| 4.6 电路仿真结果 |
| 4.6.1 栅压自举开关的仿真结果 |
| 4.6.2 动态比较器的仿真结果 |
| 4.6.3 动态放大器的仿真结果 |
| 4.6.4 ADC整体仿真 |
| 4.7 总结 |
| 第五章 总结与展望 |
| 5.1 全文总结 |
| 5.2 本文局限 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（2）12位高速流水线ADC关键电路设计（论文提纲范文）
| 中文摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究背景 |
| 1.2 流水线ADC的国内外研究现状 |
| 1.3 主要研究内容与结构 |
| 第2章 流水线ADC原理及误差分析 |
| 2.1 流水线ADC基本工作原理 |
| 2.2 ADC性能参数 |
| 2.2.1 静态参数 |
| 2.2.2 动态参数 |
| 2.3 流水线ADC中非理想因素 |
| 2.3.1 热噪声 |
| 2.3.2 MOS开关管导通非线性 |
| 2.3.3 开关电荷注入和时钟馈通效应 |
| 2.3.4 时钟抖动 |
| 2.3.5 子ADC失配 |
| 2.3.6 电容失配 |
| 2.3.7 运放的增益误差和非线性误差 |
| 2.4 本章小结 |
| 第3章 采样保持电路设计 |
| 3.1 采样保持电路结构和工作原理 |
| 3.1.1 采样保持电路工作原理 |
| 3.1.2 电荷转移型采样保持电路 |
| 3.1.3 电容翻转型采样保持电路 |
| 3.1.4 组合采样保持电路 |
| 3.1.5 下级板采样技术 |
| 3.2 采样保持电路设计及仿真 |
| 3.2.1 采样保持设计结构 |
| 3.2.2 运放设计结构 |
| 3.2.3 栅压自举开关设计与仿真 |
| 3.2.4 时钟电路仿真 |
| 3.2.5 整体采样保持电路仿真 |
| 3.3 本章小结 |
| 第4章 ADC核心电路设计 |
| 4.1 冗余位数字校准技术 |
| 4.1.1 冗余位数字校准技术原理 |
| 4.1.2 考虑溢出的校准技术原理 |
| 4.2 比较器设计和仿真 |
| 4.2.1 比较器结构 |
| 4.2.2 比较器信号输入端 |
| 4.2.3 前置差分预放大电路 |
| 4.2.4 锁存电路 |
| 4.2.5 比较器仿真 |
| 4.3 首级流水级电路设计 |
| 4.3.1 3.5位MDAC结构设计 |
| 4.3.2 伪随机调制技术 |
| 4.3.3 3.5位MDAC仿真分析 |
| 4.4 整体结构的仿真及FFT分析 |
| 4.5 本章小结 |
| 第5章 电压基准电路 |
| 5.1 基准电路原理 |
| 5.2 基准电压源性能参数 |
| 5.2.1 温度系数 |
| 5.2.2 电源抑制比 |
| 5.2.3 电压调整率 |
| 5.2.4 噪声 |
| 5.2.5 功耗 |
| 5.3 基准电压源设计和仿真 |
| 5.3.1 二阶温度补偿技术 |
| 5.3.2 运放的设计要求和仿真 |
| 5.3.3 开启电路 |
| 5.3.4 Trim技术 |
| 5.3.5 提高电源抑制比电路设计和仿真 |
| 5.4 本章小结 |
| 结论 |
| 参考文献 |
| 附录 |
| 致谢 |
| 攻读学位期间学术成果 |
（3）高速硅微条探测器中高性能流水线模数转换器设计与实现（论文提纲范文）
| 摘要 |
| abstract |
| 第1章 绪论 |
| 1.1 研究背景 |
| 1.2 流水线ADC的研究现状 |
| 1.3 论文组织结构 |
| 第2章 流水线ADC原理与误差分析 |
| 2.1 ADC基本原理 |
| 2.1.1 ADC静态参数 |
| 2.1.2 ADC动态参数 |
| 2.2 流水线ADC原理 |
| 2.2.1 流水线ADC的演变及原理 |
| 2.2.2 数字冗余位校正技术 |
| 2.3 流水线ADC误差分析 |
| 2.3.1 开关的非线性 |
| 2.3.2 运放带来的误差 |
| 2.3.3 电容的失配 |
| 2.3.4 时钟抖动误差 |
| 第3章 流水线ADC的设计与实现 |
| 3.1 系统结构 |
| 3.1.1 分辨率选择 |
| 3.1.2 低功耗设计 |
| 3.1.3 系统架构 |
| 3.2 采样保持电路设计 |
| 3.2.1 采样保持电路的分类及选择 |
| 3.2.2 栅压自举开关 |
| 3.2.3 跨导运算放大器设计 |
| 3.2.4 采样保持电路仿真 |
| 3.3 双输入运放共享倍乘数模转换器设计 |
| 3.3.1 倍乘数模转换器 |
| 3.3.2 传统运放共享中存在的问题 |
| 3.3.3 已有解决方案分析 |
| 3.3.4 双输入开关运放共享MDAC设计 |
| 3.4 Sub_DAC设计 |
| 3.5 Sub_ADC设计 |
| 3.5.1 阈值建立电路 |
| 3.5.2 动态比较器 |
| 3.5.3 数字输出码转换电路 |
| 3.6 时钟产生电路 |
| 3.7 前仿真结果 |
| 第4章 版图设计及后仿真验证 |
| 4.1 版图设计规范 |
| 4.1.1 版图的匹配性和对称性 |
| 4.1.2 闩锁效应 |
| 4.1.3 天线效应 |
| 4.2 版图设计及后仿真结果 |
| 第5章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 致谢 |
| 个人简历 |
| 在校期间发表的学术论文及研究成果 |
（4）基于新型2.5-bit/cycle转换技术的模数转换器芯片设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究现状 |
| 1.3 论文主要研究内容 |
| 1.3.1 7-bit分辨率、50MS/s采样率的SAR ADC设计 |
| 1.3.2 14-bit分辨率、40MS/s采样率的Pipeline-SAR ADC设计 |
| 1.4 论文组织结构与章节安排 |
| 第二章 高速模数转换器概述 |
| 2.1 模数转换器简介 |
| 2.1.1 模数转换器工作原理 |
| 2.1.2 模数转换器性能参数 |
| 2.2 逐次逼近型模数转换器简介 |
| 2.2.1 传统结构的SAR ADC |
| 2.2.2 Multi-bit/cycle结构的SAR ADC |
| 2.3 流水线型模数转换器简介 |
| 2.3.1 传统结构的Pipeline ADC |
| 2.3.2 Pipeline-SAR ADC |
| 2.4 快闪型模数转换器简介 |
| 2.5 时间交织型模数转换器简介 |
| 2.6 本章小结 |
| 第三章 7-bit分辨率、50MS/s采样率的SAR ADC设计 |
| 3.1 SAR ADC总体结构 |
| 3.2 新型2.5-bit/cycle转换技术与工作原理 |
| 3.3 具体电路设计 |
| 3.3.1 采样保持电路 |
| 3.3.2 DAC电容阵列设计 |
| 3.3.3 动态锁存比较器设计 |
| 3.3.4 数字控制逻辑与数字定制开关 |
| 3.4 电路仿真与版图设计 |
| 3.4.1 各个电路模块版图前仿真 |
| 3.4.2 总体电路版图前仿真 |
| 3.4.3 版图设计 |
| 3.4.4 版图后仿真 |
| 3.5 芯片测试方案 |
| 3.6 本章小结 |
| 第四章 14-bit分辨率、40MS/s采样率的Pipeline-SAR ADC设计 |
| 4.1 Pipeline-SAR ADC总体结构 |
| 4.2 第一级流水线设计 |
| 4.2.1 第一级流水线总体结构 |
| 4.2.2 新型2.5-bit/cycle结构与工作原理 |
| 4.2.3 采样开关设计 |
| 4.2.4 DAC电容阵列设计 |
| 4.2.5 动态锁存比较器设计 |
| 4.2.6 余量放大器设计 |
| 4.2.7 数字控制逻辑与定制开关 |
| 4.3 第四级流水线设计 |
| 4.4 动态匹配算法 |
| 4.4.1 动态匹配算法原理与意义 |
| 4.4.2 蝶形随机化算法设计 |
| 4.5 电路仿真与版图设计 |
| 4.5.1 各个电路模块版图前仿真 |
| 4.5.2 总体电路版图前仿真 |
| 4.5.3 版图设计方案 |
| 4.6 芯片测试方案 |
| 4.7 本章小结 |
| 第五章 总结与展望 |
| 5.1 主要工作与创新点 |
| 5.2 对未来工作的展望 |
| 5.3 本章小结 |
| 参考文献 |
| 致谢 |
| 攻读硕士学位期间已发表或录用的论文 |
（5）一种应用于DSP的混合结构模数转换器设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 应用研究背景及意义 |
| 1.2 国内外研究发展现状 |
| 1.3 论文内容及组织结构 |
| 第2章 ADC的基础理论 |
| 2.1 ADC的工作原理 |
| 2.2 ADC主要性能参数 |
| 2.2.1 静态参数 |
| 2.2.2 动态参数 |
| 2.3 常见ADC架构 |
| 2.3.1 全并行ADC(Flash ADC) |
| 2.3.2 逐次逼近型ADC(SAR ADC) |
| 2.3.3 流水线型ADC(Pipelined ADC) |
| 2.3.4 Σ-ΔADC(Sigma Delta ADC) |
| 2.4 流水线ADC误差分析 |
| 2.4.1 热噪声 |
| 2.4.2 沟道电荷注入效应与时钟馈通效应 |
| 2.4.3 采样开关非线性 |
| 2.4.4 运放增益误差与有限带宽误差 |
| 2.5 本章小结 |
| 第3章 应用于DSP的混合结构ADC系统设计 |
| 3.1 系统设计要求 |
| 3.1.1 DSP应用分析 |
| 3.1.2 ADC指标确定 |
| 3.2 系统方案设计 |
| 3.2.1 级间分辨率的选取 |
| 3.2.2 电容逐级递减技术 |
| 3.2.3 无采样保持运放结构 |
| 3.2.4 级间运放共享结构 |
| 3.2.5 Subranging SAR结构 |
| 3.3 本章小结 |
| 第4章 混合结构ADC关键电路设计 |
| 4.1 无采样保持运放前端电路设计 |
| 4.1.1 ADC输入范围的提升 |
| 4.1.2 孔径误差的消除 |
| 4.1.3 首级MDAC电路 |
| 4.2 残差放大器设计 |
| 4.2.1 参数估算 |
| 4.2.2 结构选择 |
| 4.2.3 共模反馈 |
| 4.3 SAR sub-ADC设计 |
| 4.3.1 开关时序确定 |
| 4.3.2 比较器设计 |
| 4.3.3 逻辑控制电路 |
| 4.4 ADC版图设计 |
| 4.4.1 匹配性设计 |
| 4.4.2 可靠性设计 |
| 4.4.3 抗干扰设计 |
| 4.4.4 关键电路及整体版图 |
| 4.5 本章小结 |
| 第5章 电路仿真验证及流片测试 |
| 5.1 ADC电路后仿真 |
| 5.1.1 残差放大器仿真 |
| 5.1.2 首级MDAC输入输出曲线 |
| 5.1.3 FFT仿真分析 |
| 5.2 芯片测试结果 |
| 5.3 本章小结 |
| 总结与展望 |
| 参考文献 |
| 致谢 |
| 附录 攻读学位期间发表的学术论文及科研成果 |
（6）流水线SAR ADC数字校正算法的研究与设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景和意义 |
| 1.2 流水线SAR ADC的研究现状 |
| 1.3 本论文的主要贡献和创新 |
| 1.4 本论文的框架结构 |
| 第二章 Pipelined SAR模数转换器介绍 |
| 2.1 模数转换器的概述 |
| 2.2 模数转换器的结构简介 |
| 2.2.1 闪烁式ADC |
| 2.2.2 逐次逼近型ADC |
| 2.2.3 流水线型ADC |
| 2.2.4 Pipelined SAR模数转换器 |
| 2.3 Pipelined SAR模数转换器的性能指标 |
| 2.3.1 静态性能参数 |
| 2.3.2 动态性能参数 |
| 2.4 Pipelined SAR模数转换器中冗余技术的分析 |
| 2.4.1 SAR ADC中的冗余技术分析 |
| 2.4.2 Pipeline ADC级间冗余技术分析 |
| 2.5 本章小结 |
| 第三章 Pipelined SAR模数转换器失调失配及校正技术研究 |
| 3.1 失调分析与校正技术研究 |
| 3.1.1 比较器及残差放大器的失调建模分析 |
| 3.1.2 失调校正的研究 |
| 3.2 DAC电容失配分析与校正技术研究 |
| 3.2.1 DAC电容失配建模分析 |
| 3.2.2 DAC电容失配校正的研究 |
| 3.3 残差放大器增益误差和增益非线性分析与校正技术研究 |
| 3.3.1 残差放大器的增益误差和增益非线性建模分析 |
| 3.3.2 残差放大器增益失配和增益非线性校正的研究 |
| 3.4 本章小结 |
| 第四章 基于权重等效的电容失配和增益误差的校正技术 |
| 4.1 校正技术原理 |
| 4.1.1 第二级电容失配量化等效 |
| 4.1.2 级间残差放大器失调量化等效 |
| 4.1.3 第一级电容失配和级间残差放大器增益误差量化等效 |
| 4.1.4 权重求解 |
| 4.2 建模仿真验证 |
| 4.3 本章小结 |
| 第五章 校正技术的实现与验证 |
| 5.1 校正技术主体实现方案 |
| 5.2 数字模块的设计 |
| 5.2.1 校正模块 |
| 5.2.2 运算模块 |
| 5.2.3 累加平均模块 |
| 5.2.4 时钟与复位以及SPI配置模块的设计 |
| 5.2.5 跨时钟域的设计 |
| 5.2.6 低功耗的设计 |
| 5.2.7 时序分析 |
| 5.3 数字后端实现 |
| 5.4 数模混合仿真验证 |
| 5.5 本章小结 |
| 第六章 全文总结与展望 |
| 6.1 全文总结 |
| 6.2 未来展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（7）14bits 100MS/s流水线型模数转换器的研究与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 缩略语表 |
| 第1章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 流水线型模数转换器的研究现状 |
| 1.3 论文的内容与结构 |
| 参考文献 |
| 第2章 Pipelined ADC基本原理和系统参数 |
| 2.1 ADC的基本原理与典型结构 |
| 2.2 Pipelined ADC的工作原理 |
| 2.3 Pipelined ADC系统中各模块的电路结构 |
| 2.3.1 模数转换器的基本电路结构 |
| 2.3.2 MDAC的基本电路结构 |
| 2.3.3 逻辑输出模块的基本功能结构 |
| 2.3.4 MDAC的时钟控制模块基本波形 |
| 2.4 ADC的主要参数指标 |
| 2.4.1 模数转换器的静态性能参数 |
| 2.4.2 模数转换器的动态性能参数 |
| 2.5 Pipelined ADC的重要设计参数 |
| 2.5.1 采样保持器中的重要设计参数 |
| 2.5.2 MDAC中的重要设计参数 |
| 2.5.3 时钟逻辑电路中的重要参数 |
| 2.6 本章小结 |
| 参考文献 |
| 第3章 Pipelined ADC的系统建模与仿真 |
| 3.1 Pipelined ADC的模块建模 |
| 3.1.1 采样保持电路建模 |
| 3.1.2 时钟抖动的系统建模 |
| 3.1.3 采样保持电路的噪声分析和模拟 |
| 3.1.4 MDAC模块的建模 |
| 3.1.5 数字纠错模块的建模 |
| 3.2 Pipelined ADC模型仿真与分析 |
| 3.2.1 理想ADC的系统仿真 |
| 3.2.2 采样保持模块的建模仿真 |
| 3.2.3 时钟抖动模块的建模仿真 |
| 3.2.4 采样保持模块噪声的建模仿真 |
| 3.2.5 第一级MDAC电容失配的建模仿真 |
| 3.2.6 第一级MDAC中比较器失调电压的建模仿真 |
| 3.2.7 第一级MDAC中参考电压误差失调的建模仿真 |
| 3.3 本章小结 |
| 参考文献 |
| 第4章 采样保持电路模块的研究与设计 |
| 4.1 gm/id设计思想 |
| 4.2 基于gm/id设计思想的OTA设计 |
| 4.2.1 主OTA的gm/id设计方案 |
| 4.2.2 增益增强电路的gm/id设计方案 |
| 4.2.3 栅压自举开关的设计方案 |
| 4.2.4 共模反馈电路的设计方案 |
| 4.2.5 偏置电路的设计方案 |
| 4.2.6 时钟生成电路的设计方案 |
| 4.3 采样保持电路仿真结果 |
| 4.4 采样保持电路的测试验证 |
| 4.5 本章小结 |
| 参考文献 |
| 第5章 高速高精度比较器电路模块的研究与设计 |
| 5.1 高速高精度比较器的研究和设计 |
| 5.1.1 比较器的设计思路 |
| 5.1.2 Latch电路的设计分析 |
| 5.1.3 前置放大器的设计 |
| 5.1.4 比较器的回踢噪声处理 |
| 5.2 比较器的版图设计与仿真结果 |
| 5.2.1 比较器的版图设计 |
| 5.2.2 比较器的后仿真结果 |
| 5.3 比较器电路的芯片测试 |
| 5.4 本章小结 |
| 参考文献 |
| 第6章 Pipelined ADC后台数字校正技术研究与14bits100MS/s Pipelined ADC设计 |
| 6.1 Pipelined ADC中常用的校正方法 |
| 6.2 谐波失真校正算法中的MDAC结构设计 |
| 6.3 谐波失真校正算法的设计 |
| 6.4 谐波失真校正算法的建模仿真 |
| 6.5 谐波失真校正算法的电路设计 |
| 6.5.1 随机序列的生成电路 |
| 6.5.2 平方运算的快速算法 |
| 6.5.3 HDC算法中的简化设计 |
| 6.6 14bits 100MS/s Pipelined ADC系统设计 |
| 6.6.1 采样保持电路的版图设计 |
| 6.6.2 MDAC模块的版图设计 |
| 6.7 14bits 100MS/s Pipelined ADC的后仿真结果 |
| 6.8 14bits 100MS/s Pipelined ADC的测试 |
| 6.9 本章小结 |
| 参考文献 |
| 第7章 总结与展望 |
| 7.1 论文主要工作 |
| 7.2 论文创新点 |
| 7.3 未来工作展望 |
| 致谢 |
| 攻读博士学位期间的科研成果 |
（8）Pipelined SAR模数转换关键技术研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 Pipelined SAR模数转换器国内外研究历史与现状 |
| 1.3 本文的主要贡献与创新 |
| 1.4 本论文的结构安排 |
| 第二章 Pipelined SAR模数转换器介绍与技术回顾 |
| 2.1 Pipelined SAR模数转换器介绍 |
| 2.2 Pipelined SAR模数转换器架构优化技术 |
| 2.2.1 无前置采样保持电路设计技术 |
| 2.2.2 冗余技术 |
| 2.3 高速逐次逼近模数转换器实现技术 |
| 2.3.1 高速逐次逼近逻辑电路 |
| 2.3.2 高速高精度比较器电路 |
| 2.3.3 高速低功耗电容式数字模拟转换电路 |
| 2.3.4 逐次逼近模数转换器失配校正技术 |
| 2.4 低功耗残差放大技术 |
| 2.4.1 基于运算放大器的残差放大器 |
| 2.4.2 低功耗动态残差放大器 |
| 2.4.3 残差放大器失配校正技术 |
| 2.5 基于Pipelined SAR模数转换器的时间交织技术 |
| 2.5.1 全交织技术 |
| 2.5.2 部分交织技术 |
| 2.5.3 时间交织模数转换器失配校正技术 |
| 2.6 本章小结 |
| 第三章 Pipelined SAR模数转换器架构设计及失配校正 |
| 3.1 Pipelined SAR模数转换器架构设计 |
| 3.1.1 两步式Pipelined SAR逐次逼近模数转换器 |
| 3.1.2 流水线级精度优化 |
| 3.1.3 残差转移方案 |
| 3.1.4 冗余技术与速度的关系 |
| 3.2 失调失配校正及电容失配校正 |
| 3.2.1 失调失配校正 |
| 3.2.2 电容失配校正 |
| 3.3 基于二阶导数的增益失配校正 |
| 3.3.1 基于二阶导数的校正原理 |
| 3.3.2 影响因素分析及算法验证 |
| 3.4 双通道时间交织Pipelined SAR ADC及失配校正验证 |
| 3.4.1 Pipelined SAR ADC时间交织技术的实现 |
| 3.4.2 双通道全交织Pipelined SAR ADC校正方案研究 |
| 3.4.3 双通道时间交织Pipelined SAR ADC失配校正方案验证 |
| 3.5 本章小结 |
| 第四章 Pipelined SAR模数转换器关键电路设计 |
| 4.1 高线性度采样保持电路设计 |
| 4.1.1 前级采样保持电路 |
| 4.1.2 后级采样保持电路 |
| 4.2 高速低功耗逐次逼近逻辑电路设计 |
| 4.2.1 数据触发逻辑 |
| 4.2.2 高速低功耗准静态锁存器电路 |
| 4.2.3 准静态锁存器的漏电问题分析 |
| 4.3 比较器延时辅助量化技术的实现 |
| 4.3.1 比较器延时辅助每周期多位量化的实现 |
| 4.3.2 比较器延时辅助过采样量化的实现 |
| 4.4 基于电荷采样的低噪声动态残差放大器设计 |
| 4.4.1 低功耗动态残差放大器 |
| 4.4.2 增益PVT稳定技术的实现 |
| 4.4.3 非理想因素分析 |
| 4.5 本章小结 |
| 第五章 16位125 MSPS Pipelined SAR ADC的物理实现与测试 |
| 5.1 电路与版图 |
| 5.1.1 主体电路 |
| 5.1.2 版图及后仿真 |
| 5.2 芯片性能测试 |
| 5.2.1 芯片照片及测试板设计 |
| 5.2.2 静态参数测试 |
| 5.2.3 动态参数测试 |
| 5.2.4 功耗测试 |
| 5.3 测试结果分析 |
| 5.4 本章小结 |
| 第六章 全文总结与展望 |
| 6.1 全文总结 |
| 6.2 后续工作展望 |
| 致谢 |
| 参考文献 |
| 攻读博士学位期间取得的成果 |
（9）100Msps高速流水线ADC的研究与设计（论文提纲范文）
| 摘要 |
| abstract |
| 第1章 绪论 |
| 1.1 研究背景和意义 |
| 1.2 国内外研究现状 |
| 1.3 论文结构 |
| 第2章 模数转换器概述 |
| 2.1 模数转换器架构分类 |
| 2.1.1 全并行ADC |
| 2.1.2 两步式并行ADC |
| 2.1.3 逐次逼近ADC |
| 2.1.4 流水线ADC |
| 2.1.5 循环型ADC |
| 2.1.6 过采样ADC |
| 2.1.7 单斜式ADC |
| 2.2 主要性能指标 |
| 2.2.1 分辨率 |
| 2.2.2 输入带宽 |
| 2.2.3 输入电容 |
| 2.2.4 输入信号范围 |
| 2.2.5 功耗 |
| 2.2.6 品质因子 |
| 2.3 本章总结 |
| 第3章 流水线ADC分析与建模 |
| 3.1 采样保持 |
| 3.2 乘法数模转换器 |
| 3.3 低功耗技术 |
| 3.3.1 无采样保持 |
| 3.3.2 级间运放共享 |
| 3.3.3 逐级缩减 |
| 3.4 流水线级分辨率的选择 |
| 3.5 误差分析 |
| 3.5.1 电容失配 |
| 3.5.2 热噪声 |
| 3.5.3 比较器失调 |
| 3.5.4 运放有限增益 |
| 3.5.5 运放建立误差 |
| 3.5.6 时钟抖动 |
| 3.6 Simulink仿真模型 |
| 3.7 本章总结 |
| 第4章 流水线ADC电路设计 |
| 4.1 ADC系统结构 |
| 4.2 采样保持与第一级MDAC |
| 4.2.1 前端电路结构 |
| 4.2.2 跨导可变双输入开关运放 |
| 4.2.3 采样开关 |
| 4.2.4 前端电路仿真结果 |
| 4.3 比较器 |
| 4.4 时钟产生电路 |
| 4.5 整体仿真 |
| 4.5.1 前仿 |
| 4.5.2 版图与后仿 |
| 4.6 本章总结 |
| 第5章 数字校准原理与设计 |
| 5.1 基于统计的后台双模式校准 |
| 5.1.1 增益误差分析和调制 |
| 5.1.2 基于统计的参数估计 |
| 5.1.3 插入电容失配校准原理 |
| 5.1.4 后台双模式校准过程 |
| 5.2 ADC结构 |
| 5.3 校准模型与仿真分析 |
| 5.4 本章总结 |
| 第6章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 个人简历 |
| 在校期间发表的学术论文及研究成果 |
（10）基于0.18μmCMOS的8位高速流水线ADC的研究与设计（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 前言 |
| 1.1 论文研究背景和意义 |
| 1.2 国内外研究现状分析 |
| 1.3 论文的组织结构 |
| 第二章 模数转换器概述 |
| 2.1 理想模数转换器 |
| 2.2 模数转换器的指标参数 |
| 2.2.1 静态参数 |
| 2.2.2 动态参数 |
| 2.2.3 性能系数 |
| 2.3 模数转换器类型 |
| 2.3.1 全并行ADC |
| 2.3.2 两步式ADC |
| 2.3.3 折叠内插ADC |
| 2.3.4 流水线型ADC |
| 2.3.5 逐次比较型ADC |
| 2.3.6 (∑-△)过采样ADC |
| 2.4 本章小结 |
| 第三章 流水线ADC核心电路分析 |
| 3.1 2.5-bit/级的8位流水式ADC |
| 3.2 采样保持电路 |
| 3.2.1 采样保持电路原理 |
| 3.2.2 采样保持电路的非理想因素 |
| 3.3 MDAC电路 |
| 3.3.1 MDAC电路原理概述 |
| 3.3.2 MDAC电路误差分析 |
| 3.4 比较器电路 |
| 3.4.1 比较器电路原理概述 |
| 3.4.2 比较器电路失调分析 |
| 3.5 冗余校正分析 |
| 3.6 本章小结 |
| 第四章 ADC电路的具体设计与仿真 |
| 4.1 采样保持电路 |
| 4.1.1 运放的设计与仿真 |
| 4.1.2 共模反馈电路的设计 |
| 4.1.3 栅压自举开关电路的设计 |
| 4.1.4 采样保持电路的仿真与分析 |
| 4.2 2.5-bit的MDAC电路 |
| 4.2.1 2.5-bit的MDAC的原理分析 |
| 4.2.2 2.5-bit的MDAC中运放的设计与仿真 |
| 4.3 带隙基准的设计与仿真 |
| 4.3.1 带隙基准 |
| 4.3.2 偏置基准电路 |
| 4.4 延迟对准与数字校正电路 |
| 4.5 比较器与子ADC |
| 4.5.1 比较器 |
| 4.5.2 子ADC设计与仿真 |
| 4.6 本章小结 |
| 第五章 总结与展望 |
| 5.1 论文总结 |
| 5.2 未来展望 |
| 参考文献 |
| 作者在读期间科研成果简介 |
| 致谢 |
四、Optimization of Power Dissipation in Pipelined Analog-to-Digital Converter（论文参考文献）
- [1]一种基于动态级间放大器的Pipelined-SAR ADC的设计[D]. 仲卓群. 电子科技大学, 2021(01)
- [2]12位高速流水线ADC关键电路设计[D]. 韩东阳. 黑龙江大学, 2020(04)
- [3]高速硅微条探测器中高性能流水线模数转换器设计与实现[D]. 张海潮. 湘潭大学, 2020(02)
- [4]基于新型2.5-bit/cycle转换技术的模数转换器芯片设计[D]. 罗京. 上海交通大学, 2020(01)
- [5]一种应用于DSP的混合结构模数转换器设计[D]. 张仁梓. 湖南大学, 2020(12)
- [6]流水线SAR ADC数字校正算法的研究与设计[D]. 李成泽. 电子科技大学, 2020(07)
- [7]14bits 100MS/s流水线型模数转换器的研究与实现[D]. 郑浩. 东南大学, 2020(01)
- [8]Pipelined SAR模数转换关键技术研究[D]. 罗建. 电子科技大学, 2019(04)
- [9]100Msps高速流水线ADC的研究与设计[D]. 吴唐政. 湘潭大学, 2019(02)
- [10]基于0.18μmCMOS的8位高速流水线ADC的研究与设计[D]. 周瑞. 成都信息工程大学, 2019(05)